第一章 绪论 第二章 逻辑代数基础

一.单选题
1、以下编码中为有权码的是（ ）
A、ASCII码
B、余3码
C、5421BCD码
D、右移码
余3码与8421BCD码都只有9个

2、二进制数11000110对应的格雷码是（ ）
A、11100010
B、10100101
C、11011001
D、10010101
二进制——>格雷码（循环码，任意两个相邻码之间只有一位不同）：a.最高位不变；b.二进制的后一位与前一位异或的到格雷码的下一位
格雷码——>二进制：a.最高位不变；b.高位二进制码于次高位格雷码异或得到二进制的下一位

3、若字长为8，带符号数-10011的补码是（ ）。
A、11101100
B、11101101
C、11001100
D、11001101
符号位0正1负，符号位加上字长一共有6位，在除去符号位的最高位补上0凑够8位，则源码为10010011，符号位不变，其余位取反加一后为11101101。正数的原码=反码=补码

4、十进制数76所对应的8421BCD码是（ ）。
A、01001100
B、00111001
C、01111001
D、01110110
7对应0111，6对应0110

5、余3码10010101对应的二进制数是（）。
A、10100011
B、10010010
C、00111110
D、01100010
余3码1001对应6，0101对应2，即62，62用除二取余算出其对应的二进制数为111110，前面补零即为C

6、余3码10010101转换成8421码是（）。
A、00111110
B、01100010
C、01010011
D、10010010
1001（十进制为9）减0011（3）为0110（6），同，即为B

7、对二进制数100101，若采用偶校验，则校验位上应该填（ ）。
A、0
B、1
**奇校验:使信息位和校验位中“1”的个数共计为奇数；偶校验:使信息位和校验位中“1”的个数共计为偶数。
奇偶校验码只能找错不能纠错，只能发现单错不能发现双错。 **

8、若字长为8，-128的补码为（ ）
A、10000000
B、10000001
C、00000001
D、11111111
二.判断题（共2题,20.0分）
1、格雷码中任意两个相邻数的代码只有一位二进制数不同。√
2、字长相同，原码、反码和补码表示的数的范围是相同的。×
原码和反码表示范围为-127_{+127，补码为-128}+127 原码、反码和补码均为有符号数，8位中首位表示正负，+0原码、反码和补码都相同。原码 -0：1000 0000 反码-0：1111 1111 补码-128：1000 0000无-0（我也不知道为啥）。

第二章

一.单选题
1、逻辑表达式A+BC =（ ）
A、A+C
B、A+B
C、(A+B)(A+C)
D、B+C

2、逻辑函数Y=A⊕(A⊕B)的结果为：
A、A
B、B
C、A⊕B
D、(A’⊕B’)’
结合律：A⊕(B⊕C)=(A⊕B)⊕C;与常量的关系：A⊕0=A,A⊕1=A’;A⊕B=A’B+AB’

3、函数Y=AB( C+ADE’) 对偶式YD是（）
A、A’ B’(C’+ADE’)
B、(A+B)+C(A+D+E’)
C、(A’+B’)C’(A+D+E’)
D、 A+BC(A+D+E’)

4、求一个逻辑函数Y的对偶式YD时，下列说法不正确的是( ).
A、把Y中的“与”换成“或”,“或”换成“与”
B、常量中的“1”换成“0”,“0”换成“1”
C、原变量变成反变量，反变量变成原变量
D、保持原来的运算顺序不变

5、函数Y=A+(B(CD)’)’的反函数Y’是（）
A、 A’(B’+C’+D’)
B、A(B+C+D’)
C、A’(B’+C’+D’)’
D、A’(B’+(C’+D’)’)’

二.多选题（共1题,10.0分）
1、下列等式成立的有（ ）。
A、A’+AB=A’+B 消因子公式 A’+AB=(A’+A)(A’+B)=A’+B
B、A’B’+A’B+AB’+AB=1 A’B’+A’B+AB’+AB=A’(B’+B)+A(B’+B)=A’+A=1
C、AB’+AC+BC=AB’+BC **消项公式（正负相对积多余）AB’+AC+BC=AB’+AC+（A+A’)BC=AB’+BC **
D、B+BC=B 吸收公式 B+BC=B1+BC=B(1+C)=B

三.判断题（共4题,40.0分）
1、异或逻辑运算的多个变量中，若有奇数个变量的值为1，则运算结果为0。×
2、消项公式AB+A’C+BC=AB+A’C两边同时约掉AB+A’C推出BC=0。×
3、如果A+B和A+C的逻辑值相同，且AB和AC的逻辑值相同，那么B和C的逻辑值一定相同。√
4、用逻辑代数的公理、定理和规则可以证明A(ABC)’=AB’C’+AB’C+ABC’。√
A(ABC)’=A(A’+B’+C’)=AA’+AB’+AC’=AB’(C+C’)+AC’(B+B’)=AB’C+AB’C’+ABC’

一.单选题
1、逻辑函数的描述方法有很多种，下列 的描述是唯一的
A、逻辑函数表达式
B、逻辑电路图
C、真值表
D、硬件描述语言

2、三变量的真值表输入有 种不同的取值
A、3
B、8
C、4
D、9

3、将逻辑函数F(A,B,C,D)=BC’D’+A’B+ABC’D+BC表示成标准的最小项表达式的简写形式F(A,B,C,D)=
A、∑m(4，5，6，7，12，13，14，15)
B、∏M(4，5，6，7，12，13，14，15)
C、∏M(0，1，2，3，8，9，10，11)
D、∑m(0，1，2，3，8，9，10，11)
F(A,B,C,D)=ABC’D’+A’BC’D’+A’BCD+A’BCD’+A’BC’D+A’BC’D’ +ABC’D+ABCD+ABCD’+A’BCD +A’BCD’ =ABC’D’+A’BC’D’+A’BCD+A’BCD’+A’BC’D+ABC’D+ABCD+ABCD’=1100+0100+0111+0101+0110+1101+1111+1110=m12+m4+m7+m5+m6+m13+m15+m14=∑m(4,5,6,7,12,13,14,15)

4、以下表达式中符合逻辑运算法则的是（）
A、C•C=C^2
B、1+1=0
C、0<1
D、A+1=1

5、将逻辑函数F(A,B,C,D)=BC’D’+A’B+ABC’D+BC表示成标准的最大项表达式的简写形式F(A,B,C,D)=
A、∑m(4，5，6，7，12，13，14，15)
B、∏M(4，5，6，7，12，13，14，15)
C、∏M(0，1，2，3，8，9，10，11)
D、∑m(0，1，2，3，8，9，10，11)
最大项表达式与最小项表达式互补

二.判断题（共5题,50.0分）
1、波形图反映了各个逻辑变量的逻辑值随时间变化的规律。√
2、在同一问题中，相同变量构成的最小项mi和最大项Mi之间存在互补关系。√
3、逻辑函数的各种描述方法之间均可以相互转换。√
4、由n个变量构成的两个不同的最小项mi和mj，满足mi+mj=1。×
（因为最小项取值为1的概率最小）最小项的性质：a.对于输入变量的任意一组取值组合，必有一个最小项，而且只有一个最小项的值为1；
b.同一逻辑函数的所有最小项之和为1；
c.任意两个最小项的乘积为0；
d.只有一个变量不同的两个最小项称为相邻最小项。n个变量构成的最小项有n个相邻最小项。
任何一个逻辑表达式都能写成用最小项构成的标准与或式且是唯一的。

5、n个变量构成的最小项有n+1个相邻最小项。×

一.单选题（共3题,60.0分）
1、利用卡诺图进行逻辑函数化简时，包含16个1方格的卡诺圈可以消去( )个变量。
A、16
B、4
C、3
D、8

2、用卡诺图化简法求逻辑函数F（A,B,C,D)=A’B’+A’C’D+AC+BC’的最简与或表达式为（ ）
A、A’B’+AC’+BC’
B、A’B’+AC+BC’
C、AB+A’C’+B’C +A’B’
D、AB+A’C’+B’C’

3、逻辑函数F=(A+B)(B+C)(A+C)的最简与或表达式是（）
A、AB+AC
B、AB+BC
C、AB+BC+AC
D、AC+BC
F=(A+B)(B+C)(A+C)=AB+ABC+AC+BC=AB+AC+BC

二.判断题（共2题,40.0分）
1、卡诺图化简逻辑函数具有方便、直观、容易掌握，不受变量个数的约束等优点。×
2、用卡诺图化简逻辑函数，根据合并的需要，每个最小项可以被多个卡诺圈包围。√

（课本作业） 2.2 用公式化简下列各式。
（5）AC+A’BC+B’C+ABC’
（6）ABD+AB’CD’+AC’DE+AD
（8）A’(C⊕D)+BC’D+ACD’+AB’C’D
（9）(A+A’C)(A+CD+D)

2.4 求下列逻辑函数的反函数以及对偶式
（3）Y=(A+B’)(A’+C)AC+BC

2.5 将下列各函数式化成最小项表达式。
（3）Y=(A+B’)(A’+C)AC+BC
Y=(A+B’)(A’+C)AC+BC =AC+AB’C+BC=ABC+AB’C+A’BC=∑m（3，5，7）
2.6 用卡诺图化简下列逻辑函数。
（1）Y=AC’+A’C+BC’+B’C
（3）Y=(AC+A’BC+B’C)’+ABC’
（5）Y(A,B,C,D)=∑m(3,4,5,6,9,10,12,13,14,15)
（7）Y(A,B,C,D)=∑m(1,4,6,9,13)+∑d(0,3,5,7,11,15)

2.12 用与非逻辑实现异或逻辑关系Y=A⊕B，画出设计图。

第三章 门电路

一.单选题（共4题,40.0分）
1、在数字集成电路中，（ ）的特点是结构简单、制造方便、集成度高、功耗低，但速度相对较慢。
A、双极型集成电路
B、TTL集成电路
C、CMOS集成电路
D、ECL 电路
抗干扰能力——噪声容限；带负载能力——扇出系数；速度——传输延迟时间
2、下图所示CMOS电路是一个（ ）

A、CMOS与非门
B、CMOS三态门
C、CMOS或非门
D、CMOS传输门

3、TTL门电路输入端悬空时，应视为（ ）。
A、低电平
B、高电平
C、不确定
D、高阻

4、TTL与非门的（ ）反映了与非门的带负载能力
A、输出高电平
B、输出低电平
C、扇入系数
D、扇出系数

二.判断题（共6题,60.0分）
1、低电压门电路的好处是有利于减小传输延迟时短，驱动能力强，有利于降低系统功耗。√
2、图示为TTL门电路，该电路可以实现非逻辑运算功能。√

TTL门电路接口悬空视为高电平，A与1异或即为A’

3、三态门具有3个逻辑值。×
能够输出高电平、低电平和高阻3种状态的门电路称为三态门。

4、图示为CMOS门电路，该电路可以实现非逻辑运算功能。×

5、COMS传输门和CMOS三态门和一样都能实现数据的双向传输，二者功能完全相同。×
三态门的应用：作为总线接口电路和实现数据的双向传输
CMOS传输门由P沟道和N沟道MOS管并联形成；两者串联构成反相器。

6、74LVC和74ALVC是低电压CMOS系列可以在1.65V~3.3V之间工作。√

一.单选题（共7题,70.0分）
1、分析下面所示电路，当ABCD=1001时函数Y1、Y2、Y3的输出值为（ ）
A、1、0、1
B、0、1、1
C、1、0、0
D、0、0、1
输出端开路的CMOS门电路叫OD门；输出端开路的TTL门电路为OC门。如图第二个逻辑符号为CMOS OD与非门。OD门只能输出低电平和高阻两种状态，所以作为逻辑门使用时，需要通过上拉电阻接到电源上，可以驱动电压高于VDD的负载。线与：将OD门的输出端直接相连，实现与逻辑关系。

2、门电路的传输延迟时间反映了电路的（ ）。
A、噪声容限
B、带负载能力
C、抗干扰能力
D、工作速度

3、OC/OD门其输出端可以直接相连，可实现（ ）。
A、与
B、线与
C、或
D、异或

4、CMOS逻辑电路是以（ ）为基础的集成电路。
A、三极管
B、PMOS管
C、PMOS管和NMOS管
D、 NMOS管

5、门电路的扇出系数决定了门电路的（ ）。
A、抗干扰的能力
B、工作速度
C、电平的高低
D、带负载的能力

6、
分析上图所示电路，分析在S1、S0取值00时，输出Y的值为（ ）。
A、DN’
B、DM’
C、DP’
D、DP’ DN’

7、TTL逻辑电路是以（ ）为基础的集成电路。
A、二极管
B、场效应管
C、三极管
D、晶闸管
TTL门电路基于双极性三极管工艺制造，CMOS门电路基于MOS场效应管工艺制造。

二.判断题（共3题,30.0分）
1、TTL门电路占用硅片的面积小，所以特别适合制做大规模和超大规模集成电路。×

2、在数字系统设计中，门电路的多余的输入端应该随意处理。×
3、三态门可以实现双向数据传输。√

第四章 组合逻辑器件

一.单选题（共8题,80.0分）
1、设计一个对1000个符号进行二进制编码电路,则至少要（ ） 位二进制数码。
A、1000
B、10
C、11
D、5

2、对二进制译码器，如果输入端数量为n，那么输出端的数量应该是（ ）。
A、2n
B、2^n
C、2^(n-1）
D、2^n-1

3、如下电路，输出端L的表达式是（ ）

A、A’B’+C’
B、ABC
C、(AB)‘C
D、(ABC)’
Y=((A+BC)C)’=(A+BC)’+C’=A’(B’+C’)+C’=A’B’+C’

4、如图所示的电路图，最小项表达式为( )
A、Y(A,B,C,)=∑m(3,5,6,7)
B、Y(A,B,C,)=∑m(0,1,2,3,4)
C、Y(A,B,C,)=∑m(1,2,3,4)
D、Y(A,B,C,)=∑m(5,6,7)
Y=((AB)’(AC)’)’=AB+AC=ABC+ABC’+AB’C=∑m（5，6，7）

5、设计一个裁判表决电路。裁判组由三个人组成:主裁判A、副裁判B和C。在判定一次比赛的结果时必须按照如下原则:只有当两个或两个以上裁判支持,并且其中有一个为主裁判时,比赛结果的裁决才有效。令A、B、C为1表示支持,为0表示反对。裁决Y为1表示有效,为0表示无效。下列表达式中能够实现该电路功能的是 (）。
A、Y=ABC
B、Y=AB+AC
C、Y=A+B+C
D、Y=A+BC
Y=ABC+AB+AC=AB+AC

6、使用一片74HC138和一个与非门肯定能实现（ ）变量的逻辑函数。
A、6
B、5
C、4
D、3
译码器可以实现不超过n变量的逻辑函数，一个译码器可以同时实现多个逻辑函数，但需要附加门电路；
2^n选1数据选择器可以实现n+1变量及以下的逻辑函数，一个数据选择器只能实现一个逻辑函数，不需附加门电路。

7、分析如图所示电路图，输出函数F的表达式为( ).

A、F=A+B
B、F=A⊙B
C、F=A⊕B
D、F=AB
F=((A⊕B)⊕B)⊕B=A⊕B

8、对二进制译码器74HC138，如果使能有效，且译码输入CBA=110时，那么输出Y7’Y6’Y5’…Y0’的值是（ ）
A、01000000
B、00100000
C、10111111
D、11011111

二.判断题（共2题,20.0分）
1、组合逻辑电路的输出与输入的关系可以用真值表和逻辑函数表达式描述。√
真值表、函数表达式、逻辑图和卡诺图都可以用来描述组合电路的逻辑功能。

2、当2个或2个以上的输入同时为有效信号时,优先编码器将只对优先级别高的输入进行编码。对吗? √

一.单选题（共4题,80.0分）
1、译码器是能够将n个输入变量变换成（ ）个输出函数，且输出函数与输入变量构成的（ ）具有对应关系的一种多输出组合逻辑电路。
A、2n,最小项
B、2^n,最小项
C、2n,最大项
D、2^n,最大项

2、对于一个16路的多路选择器，下面描述正确的是（ ）。
A、有16个数据输入端，1个输出端，3个控制端
B、有1个数据输入端，16个输出端，4个控制端
C、有1个数据输入端，16个输出端，3个控制端
D、有16个数据输入端，1个输出端，4个控制端

3、用3线-8线译码器74HC138（逻辑符号如图所示）和与非门实现逻辑函数F(A,B,C)=A’C+ABC’的功能时，74HC138的输出端（ ）连接与非门。

A、Y1、Y2、Y6
B、Y0、Y3、Y6
C、Y1、Y3、Y6
D、Y2、Y3、Y6
F(A,B,C)=A’C+ABC’=A’BC+A’B’C+ABC’=(Y3’Y1’Y6’)'

4、具有3个选择控制端的数据选择器能对（ ）个输入数据进行选择，对应选择控制端的任何一种取值，可选中（ ）个输入数据输出。
A、8，3
B、3，3
C、3，1
D、8，1

二.判断题（共1题,20.0分）
1、用数据选择器实现组合逻辑函数时，用有n个控制端的多路选择器实现n+1个变量的逻辑函数，将选定的n个变量接到多路选择器的控制端，余下的变量（多余变量）接到数据输入端，数据输入端的数据应该为：0，1，X，X '（X为多余变量）。√

一.单选题（共3题,30.0分）
1、一位数值比较器，当输入A=0,B=1时，输出高电平有效，输出Y（A>B)、Y（A<B)、Y（A=B)的值分别为（ ）。
A、0、0、1
B、1、0、0
C、1、0、1
D、0、1、0

2、若串行通信采用偶校验，如果发送的数值是8位，校验位为1位。发送数据是00110111，那么校验位应该是（ ）。
A、0
B、1
C、01
D、10

3、二进制超前进位加法器使用先行进位的主要目的是（ ）。
A、降低成本
B、减少芯片面积
C、提高运算速度
D、提高可靠性

二.多选题（共1题,10.0分）
1、使用8选1数据选择器实现4变量的逻辑函数F(A,B,C,D),使用A、B、C作为控制变量，数据输入端D0-D7可能的值有_
A、D
B、CD
C、C+D
D、1

三.判断题（共6题,60.0分）
1、超前进位加法器通过提前获得进位值，不需要等待低位的结果即可进行本位的计算。√

2、串行进位加法器电路简单，容易实现，但是延迟时间长；√

3、如果加法器是4位，要进行8位的运算，可以将2个加法器进行级联。

我的答案：√ 正确答案：√
用两片74HC283扩展成8位加法器：设A,B位两个8位二进制数，分别用A7A6A5A4A3A2A1A0和B7B6B5B4B3B2B1B0表示。将两个8位二进制数A和B拆分成高四位（A7A6A5A4、B7B6B5B4)和低四位（A3A2A1A0、B3B2B1B0)。用一片74HC283实现低4位相加，另一片实现高4位相加，同时将低四位的进位输出信号CO作为高4位的进位输入CI.由于低4位没有来自更低位的进位信号，所以低位片的CI接低电平。

4、多位数值比较器进行比较时，必须按照从低位到高位的顺序进行比较，只有低位相等时，才比较高位。×
高位数码的权值高于低位数的权值和，比较时按高位到低位的顺序进位比较。
5、串行进位加法器不能够实现多位的加法；×

6、奇偶校验只能发现奇数个码出现错误，不能发现偶数个码发生错误。√

（课本作业）4.2、设计一个组合逻辑电路，对于输入的8421BCD码DCBA，仅当4＜DCBA＜9时，输出Y为1，其余时输出为0。画出设计图。

4.11、由译码器和门电路组成的组合电路如图题4.11所示，写出Y1、Y2的最简表达式。



4.13 用译码器和门电路实现下面多输出逻辑函数：
（1）Y1=AB
（2）Y2=ABC+A’B’
（3）Y3=B+C

4.17 用8选一数据选择器74HC151实现下列逻辑函数：
（1）Y1=F(A,B,C)=∑m(0,1,4,5,7)

（2）Y2=F(A,B,C,D)=∑ m(0,3,5,8,13,15)

4-20 已知X为三位二进制数（X3X2X1）。用一片74HC283设计Y=3X+1的运算电路。画出设计图。

第五章 锁存器与触发器

（课本作业） 5.7 触发器应用电路如图题5.7所示。设触发器的初态为0。画出在时钟序列CLK的作用下各触发器状态Q的波形。（画3个时钟周期）



*(e)框外无。所以为上升沿状态更新~~~~
SR:Q=S+R’Q; D:Q*=D; JK:Q*=JQ’+K’Q**
5.9 两相时钟源电路如图所示。画出在时钟序列CLK的作用下触发器的状态Q、Q’以及输出vO1、vO2的波形。设触发器的初始状态为0。


5.13 若定义一种新触发器的逻辑功能为Q*=X⊕Y⊕Q，分别用JK触发器、D触发器和门电路实现这种触发器。

感觉答案好草率_{题意应该是分别用JK和门电路、D和门电路来实现}
5.15 分析图题5.15(a)的所示电路，画出在图5.15(b)所示的时钟脉冲CLK和输入信号DATA作用下D触发器状态Q1和D锁存器状态Q2的波形。设Q1和Q2的初始状态均为0。

第六章 时序逻辑器件

一.单选题（共2题,25.0分）
1、在某时序电路的输出端观察到如图所示的波形，该电路的功能是（ ）。

A、8进制计数器
B、7进制计数器
C、6进制计数器
D、5进制计数器

2、某时序电路的输入为X，输出为Z，状态按照Q2Q1排序，其状态转换真值表如下所示，则该电路的逻辑功能是 （ ）。注:表示次态。

A、4进制加/减计数器
B、3进制加/减计数器
C、4进制加法计数器
D、3进制加法计数器

二.多选题（共1题,12.5分）
1、进行同步时序电路分析时，根据电路图直接可以写出的是（）
A、激励方程
B、输出方程
C、输入方程
D、状态方程
输出方程：时序电路外部输出信号与外部输入信号和状态之间的关系。y=f（x，q）
驱动方程：时序电路内部输出信号（存储电路的驱动信号）与输入之间的关系。
状态方程：存储电路的次态与输入（时序电路内部的输出信号）以及现态之间的关系。

三.判断题（共5题,62.5分）
1、在图(a)所示电路中，CP脉冲的频率为2kHz，则输出端Q的频率为4kHz；图(b)所示电路中，CP脉冲的频率为4kHz，则输出端Q的频率为4kHz。对吗？×

a为D触发器，上升沿触发，Q的频率应为CLK频率的一半，为1kHz；b为2kHz

2、同步时序逻辑电路有统一的时钟信号，所以和异步时序逻辑电路相比，它的速度快。√

3、时序逻辑电路的输出取决于当前的输入和过去的状态。√

4、具有异步清零和预置数端的D触发器，清零端和预置数端不能同时有效。√

5、时序逻辑电路中必然存在反馈回路。√

一.单选题（共6题,60.0分）
1、有一双向移位寄存器，高位在左，低位在右，欲将存放在该移位寄存器中的二进制数乘上十进制数4，则需将该移位寄存器中的数左移（ ）位。
A、1
B、2
C、3
D、4
因高位在左，左移一位数据扩大一倍。移位寄存器：可以存储数据，还可以在时钟脉冲的作用下实现数据的移动。
附加功能：作为FIFO缓存器；实现串行数据——并行数据的转换，即数据D0D1D2D3经过4个时钟脉冲存入寄存器后，从Q0Q1Q2Q3同时取出。

2、74LS163是具有同步预置功能的十六进制计数器，要想构成12进制计数器，采用预置的方法，则应该在状态（ ）把计数器置成0011？
A、1100
B、1101
C、1110
D、1111

3、74LS161是具有异步清零功能的十六进制计数器，要想构成12进制计数器，采用清零的方法，应该在状态（ ）清零？
A、1011
B、1101
C、1100
D、1010

4、74LS163是具有同步清零功能的十六进制计数器，要想构成12进制计数器，采用清零的方法，应该在状态（ ）清零？
A、1011
B、1100
C、1010
D、1101

5、三个D 触发器构成模8的同步二进制加法计数器的初态为101，经2016个时钟后，计数器状态为（ ）。
A、101
B、110
C、100
D、001

6、电路如图所示, 74xx161为同步16进制加法计数器，其中，CET和CEP为使能端，CR为异步清零端，PE为同步置数端，CP为时钟输入端，D0_{D3为置数数据输入端，Q0}Q3为计数输出端，TC为进位输出端。输入D3D2D1D0依次为（ ），则电路构成模7计数器。

A、1000
B、1001
C、0111
D、1010

二.多选题（共1题,10.0分）
1、一片74290异步计数器能实现（ ）等计数功能。
A、模2
B、模16
C、模5
D、模10
74xx290是集成异步二—五—十进制计数器，两组功能控制端：S91和S02(异步置9端）、R01和R02（异步复位端）。二进制计数器与五进制计数器级联可扩展为十进制计数器（5421和8421）。

三.判断题（共3题,30.0分）
1、同步计数器和异步计数器比较，同步计数器的显著优点是工作速度快。这个说法正确吗？√

2、异步复位（清零）是指只要复位（清零）信号有效，则计数器就可以实现复位（清零）。√

3、用D 锁存器不能构成移位寄存器，这个说法正确吗？√

（课本作业）
驱动方程：D0=Q0’Q1’;D1=Q0;D2=Q1 状态方程：Q0=Q0’Q1’;Q1=Q0;Q2=Q1

第七章 半导体存储器

一.单选题（共8题,80.0分）
1、欲将容量为256×1的RAM扩展为1024×8，则需要控制各片选端的辅助译码器的输入端的数为（ ）
A、4
B、2
C、3
D、8
因为是要求256所以只考虑输入端,而题目已知是256,256是2的8次方,但是题目要求要扩展到1024即2的10次方,所以只需在256的基础上乘以4（2的2次方）就得到1024,所以答案是2

2、假定用若干个2K×4位芯片组成一个8K×8位存储器，则地址0B1FH所在芯片的最小地址是（ ）。
A、0000H
B、0600H
C、0700H
D、0800H
考查存储器的组成和设计。
用2K×4位的芯片组成一个8K×8位存储器，每行中所需芯片数为2，每列中所需芯片数为4，各行芯片的地址分配为：
第一行(2个芯片并联)0000H～07FFH；
第二行(2个芯片并联)0800H～0FFFH；
第三行(2个芯片并联)1000H～17FFH；
第四行(2个芯片并联)1800H～1FFFH。
于是地址081FH所在芯片为第二行，其最小地址即为0800H。

3、某存储器芯片容量为2K×1bit、若用它组成16K×8bit存储器组，所用芯片数以及用于组内寻址的地址线为( )。
A、32片、11根
B、64片、11根
C、64片、 14根
D、16片、8根
16K=2^14B

4、256K×8位的静态存储器芯片的地址线引脚和数据线引脚分别是（ ）。
A、18、1
B、17、8
C、19、4
D、18、8

5、有一个RAM芯片连接到一个有16条地址线的微处理器上，若RAM的地址线连接到微处理器的A15～A0上，该RAM地址范围是（ ）。
A、0400H～07FFH
B、0000H～03FFFH
C、00800H～0BFFFH
D、0000H～0FFFFH

6、需要定期刷新的存储器是（ ）。
A、SRAM
B、DRAM
C、磁盘
D、ROM
掩膜式ROM（MROM)以存储结点上有无晶体管来表示不同的存储数据（有为1无为0），无法修改.
PROM每个存储节点上的晶体管通过熔丝接通，全部为1；用户需要将存储节点数据改为0时，用编程器输出高压大电流将熔丝熔断，使存储节点的晶体管功能失效，熔断后无法再接上，为可一次性编程器件。
EPROM通过特定波长的紫外线照射可以将存储数据擦掉（整体擦除），可实现多次编程。
E²PROM靠电擦除，较方便，擦写时间相对较长。
快闪存储器，非易失，可靠性高，集成度高，成本低和无需专用电路即可在线擦除及编程，使用方便，速度还不够快；U盘、SD卡和嵌入式存储器的主流产品。
静态RAM(SRAM)通过锁存器存储数据，比较稳定，读写速度快，用作高速缓存。
动态RAM（DRAM）由于MOS管的栅极电容极小而且有漏电存在，电荷不能长期保存，所以使用时需要定期刷新补充电荷以避免数据丢失；容量大，用作主存（内存条）。

7、下列有关RAM和ROM的叙述中，正确的是（ ）。
A、RAM和ROM都可用作高速缓存器
B、RAM和ROM在正常工作时都可以进行读写操作
C、RAM是易失性存储器，ROM是非易失性存储器
D、RAM和ROM都需要进行刷新

8、闪存不能取代RAM的原因是（ ）。
A、速度慢
B、容量小
C、价格高
D、可靠性差

二.判断题（共2题,20.0分）
1、因为EPROM属于只读存储器，所以正常工作时无法对它进行写操作。√

2、Flash存储器掉电后存储的内容会丢失。×

第九章 数模与模数转换器

（课本作业） 9.2 若要求D/A转换器的最小分辨电压为2mV，最大满刻度输出电压为5V，计算D/A转换器输入二进制数字量的位数。

分辨率：D/A转换器能够输出的最小模拟电压（对应输入数字量只有最低数值位为1）与最大模拟电压（对应输入数字量所有数值位全为1时）的比值。
转换精度和转换速度是衡量D/A转换准确度和实时性的两项指标。
转换精度用分辨率和转换误差两项指标来描述。
转换误差：实际输出特性与理想输出特性之间的最大偏差。
转换速度由建立时间t（set）定义，即D/A转换器输入数字量从全0跳变为全1时开始，到输出电压稳定在满量程的范围内为止的时间称为建立时间。

9.3 已知10位D/A转换器的最大满刻度输出电压为5V，计算该D/A转换器的最小分辨电压和分辨率。

9.7 对于8位逐次渐进式A/D转换器，已知时钟频率为1MHz，则完成一次转换所需要多长时间？若要求完成转换时间小于100μs，问时钟频率最低应取多少？

1MHZ=1000KHZ=1000000HZ Hz 1秒=1000毫秒(ms）1秒=1,000,000 微秒(μs) 1秒=1,000,000,000 纳秒(ns) Hz=1/s